Архитектура

1. Принципы организации ЭВМ

1.1. История развития ЭВМ

1.2. Принцип программного управления

1.3. Обобщенная структура ЭВМ

2. Арифметические основы ЭВМ

2.1. Позиционные системы счисления

2.2. Структура и формат данных

2.3. Кодирование чисел

2.4. Сложение двоичных чисел

2.5. Умножение двоичных чисел

2.6. Деление двоичных чисел

3. Логические основы ЭВМ

3.1.Двоичные переменные и переключательные функции

3.2. Элементарные логические функции

3.3. Законы булевой алгебры

3.4. Представление переключательных функций

3.5. Функционально полные системы логических функций

3.6. Минимизация переключательных функций

3.7. Основные сведения о конечном автомате

4. Схемотехнические основы ЭВМ

4.1. Базовые элементы ЭВМ

4.1.1. Общие сведения

4.1.2. Основные характеристики и параметры логических элементов

4.1.3. Диодно – резистивные логические схемы

4.1.4. Транзисторные логические схемы с НСТЛ, РСТЛ и PKTЛ связями

4.1.5. Диодно-транзисторные логические схемы (ДТЛ).

4.1.6. Транзисторно-транзисторные логические схемы (ТТЛ).

4.1.7. Эмиттерно-связанные логические схемы (ЭСЛ).

4.1.8. Инжекционные интегральные логические схемы (И2Л).

4.1.9. Элементы на полевых транзисторах.

4.2. Триггеры

4.2.1. Общие сведения

4.2.2. RS–триггеры

4.2.3. -триггеры

4.2.4. D–триггеры

4.2.5. DV-триггеры

4.2.6. D-триггер с динамическим синхронизирующим входом.

4.2.7. JK–триггеры

4.2.8. Т–триггеры

4.3. Операционные узлы

4.3.1. Общие сведения

4.3.2. Дешифратор

4.3.3. Демультиплексор

4.3.4. Шифратор

4.3.5. Мультиплексор

4.3.6. Схема сравнения

4.3.7. Двоичный сумматор и АЛУ

4.3.8. Регистр

4.3.9. Счетчики и пересчетные устройства

4.4. Полупроводниковые БИС запоминающих устройств

4.4.1. Общие сведения

4.4.2. Оперативные запоминающие устройства

4.4.3. Постоянные запоминающие устройства

4.4.4. Основные параметры ЗУ

4.4.5. Схемотехника ЗУ

5. Организация микропроцессоров

5.1. Понятие об архитектуре микропроцессора

5.2. Однокристальные микропроцессоры

5.2.1. Общие сведения

5.2.2. Однокристальный КР580ВМ80 (i8080)

5.2.3. Программно – доступные средства ОМП

5.2.4. Построение МикроЭВМ

5.3. Многокристальные микропроцессоры

5.3.1. Устройство многокристального микропроцессора

5.3.2. БИС К1804ВС2

5.3.3. БИС К1804ВР2, К1804ВР1

5.4. Микропрограммное управление

5.4.1. БИС К1804ВУ2, К1804ВУ1

5.4.2. БИС К1804ВУ3

5.4.3. БИС К1804ВУ4

5.5. Организация памяти

5.5.1. Иерархическая организация памяти

5.5.2. Сверхоперативная память

5.5.3. Оперативная память

5.5.4. Постоянная память

5.5.5. Внешняя память

5.6. Интерфейсы микропроцессоров

5.6.1. Общие сведения

5.6.2. Программный ввод-вывод

5.6.3. Ввод-вывод по прерываниям

5.6.4. Ввод-вывод в режиме прямого доступа к памяти

5.6.5. Прерывания

6. Однокристальный МП 8080

6.1. Программная модель МП-системы

6.2. Структура МП и организация системы

6.2.1. Аккумулятор и его функции

6.2.2. Блок регистров общего назначения

6.2.3. Арифметико – логическое устройство

6.2.4. Буферные схемы

6.3. Управление МП системой

6.3.1. Алгоритм управляющего автомата

6.3.2.Тактирование МП и синхронизация МП-системы

6.3.3. Слово состояния МП–средство управления системой

6.3.4. Управляющее устройство МП

6.3.5. Работа МП–системы под управлением первичного автомата

6.3.6. Работа первичного автомата в режиме прерывания

6.3.7. Работа первичного автомата в режиме захвата шины

6.4. Организация системы и список команд МП

6.4.1. Основные характеристики команд МП

6.4.2. Мнемокоды и символические адреса

6.4.3. Группы команд МП

6.4.4. Форматы команд и методы адресации

7. Серия 80X86

7.1. 8086

7.1.1. Общие сведения о 8086

7.1.2. Архитектура процессора 8086

7.1.3. Внутренняя архитектура

7.1.4. Внутренние операции микропроцессора

7.1.5. Машинные команды

7.1.6. Режимы адресации

7.1.7. Форматы команд

7.1.8. Время выполнения команд

7.1.9. Организация ввода-вывода

7.1.9.1. Программируемый ввод-вывод

7.1.9.2. Организация прямого доступа к памяти

7.1.9.3. Процессор ввода-вывода 8089

7.1.9.4. Организация прерываний

7.1.10. Микропроцессор 8088

7.1.11. Математический сопроцессор 8087

7.2. 80186

7.3. 80286

7.3.1. Процессор 80286

7.3.2. Совместимые с Intel 80286 микросхемы

7.3.3. Структура микропроцессора Intel 80286

7.3.4. Организация памяти 80286

7.3.5. Ввод/вывод

7.3.6. Прерывания и исключения

7.3.7. Начальный сброс и переход в защищенный режим

7.3.8. Программистская модель микропроцессора Intel 80286

7.3.9. Два режима работы МП Intel 80286

7.3.10. Система команд микропроцессора Intel 80286

7.3.11. Математический сопроцессор 80287

7.4. 80386

7.4.1. Введение в МП 80386 фирмы Intel

7.4.1.1. Основные определения

7.4.1.2. Обзор 32-разрядного микропроцессора

7.4.1.2.1. Основные блоки

7.4.1.2.2. Устройство управления памятью

7.4.1.2.3. Архитектура режима реальных адресов и защищеного режима

7.4.1.3. Типы данных

7.4.1.4. Регистры

7.4.1.4.1. Регистры общего значения (РОН)

7.4.1.4.2. Регистр системных флагов

7.4.1.4.3. Регистры сегментов

7.4.1.4.4. Регистры управления сегментированной памятью

7.4.1.4.5. Указатель команд

7.4.1.4.6. Регистры управления

7.4.1.4.7. Регистр отладки

7.4.1.4.8. Буфер ассоциативной трансляции

7.4.2. Селекторы и дескрипторы

7.4.2.1. Селекторы

7.4.2.2. Дескрипторы сегментов

7.4.2.3. Таблицы дескрипторов

7.4.2.3.1. Таблица глобальных дескрипторов

7.4.2.3.2. Таблицы локальных дескрипторов

7.4.2.3.3. Таблица дескрипторов прерываний

7.4.3. Прерывания и исключения

7.4.3.1. Маскируемые прерывания

7.4.3.2. Немаскируемые прерывания

7.4.3.3. Таблицы дескрипторов прерываний

7.4.3.4. Исключения

7.4.3.5. Контроллер прерываний

7.4.3.6. Приоритеты прерываний и исключений

7.4.3.7. Задачи и процедуры прерываний

7.4.3.8. Коды ошибок

7.4.3.8.1. Коды ошибок сопроцессора

7.4.4. Память

7.4.4.1. Организация памяти

7.4.4.1.1. Сегментация

7.4.4.1.2. Адресное пространство

7.4.4.1.3. Разбиение на страницы и их трансляция

7.4.4.1.4. Контроллер прямого доступа к памяти

7.4.4.2. Интерфейс с памятью

7.4.4.2.1. Интерфейс с основной памятью

7.4.4.2.2. Интерфейс со статическим ОЗУ

7.4.4.2.3. Интерфейс с динамическим ОЗУ

7.4.4.3. Кэш-память в МП 80386

7.4.4.3.1. Организация кэш-памяти

7.4.4.3.2. Обновление кэш-памяти

7.4.4.3.3. Кэш-память в МП 80386

7.4.5. Интерфейс: локальная магистраль, ввод и вывод

7.4.5.1. Интерфейс с локальной магистралью

7.4.5.1.1. Состояния магистрали

7.4.5.1.2. Циклы чтения и записи

7.4.5.1.3. Прерывания

7.4.5.1.4. Блокированные циклы и захват магистрали

7.4.5.2. Интерфейс с устройствами ввода-вывода

7.4.5.2.1. Команды ввода-вывода

7.4.5.2.2. Защита, привилегии и ввод-вывод

7.4.5.2.3. Основной интерфейс ввода-вывода

7.4.6. Привилегии и защита, конвейеризация, многозадачность и мультиобработка

7.4.6.1. Привилегии и защита.

7.4.6.1.1. Привилегии

7.4.6.1.2. Уровни и правила привилегий

7.4.6.1.3. Привилегированные команды

7.4.6.1.4. Чувствительные команды

7.4.6.1.5. Защита

7.4.6.2. Конвейеризация с целью повышения производительности

7.4.6.2.1. Конвейеризация адресов

7.4.6.2.2. Замедление микропроцессора

7.4.6.3. Многозадачность

7.4.6.3.1. Сегмент состояния задачи

7.4.6.3.2. Дескриптор сегмента состояния задачи

7.4.6.3.3. Переключение задач

7.4.6.4. Мультиобработка

7.4.6.4.1. Префикс LOCK и сигнал LOCK #

7.5. 80486

7.5.1. Описание процессора i486(TM).

7.5.1.1. Процессор 486

7.5.1.1.1. Внутренний кэш

7.5.1.1.2. Пакетный режим передачи данных

7.5.1.1.3. Буферы отложенной записи

7.5.1.2. Интерфейс процессоров 486

7.5.2. Программная модель.

7.5.2.1. Организация памяти

7.5.2.1.1. Несегментированная или "Плоская" модель

7.5.2.1.2. Сегментированная модель

7.5.2.2. Типы данных

7.5.2.3. Регистры

7.5.2.3.1. Регистры общего назначения.

7.5.2.3.2. Регистры сегментов

7.5.2.3.3. Реализация стека

7.5.2.3.4. Регистры флагов

7.5.2.4. Формат команд

7.5.2.5. Выбор операнда

7.5.2.5.1. Непосредственные операнды

7.5.2.5.2. Регистровые операнды

7.5.2.5.3. Операнды в памяти

7.5.2.6. Прерывания и исключения